Add verilog wrapper in Manifest.py

hdl/rtl/Manifest.py

@@ -5,4 +5,5 @@ files = [ "vme64x_core.vhd",
           "vme_funct_match.vhd",
           "vme_irq_controller.vhd",
           "vme_user_csr.vhd",
-          "xvme64x_core.vhd"]
+          "xvme64x_core.vhd",
+          "vme64x_core_verilog.vhd"]