Commit fe0d8492 authored by hongming's avatar hongming

SCB modification:

    Solve 10MHz input bug.
    Add capacitor and ferrite bead at power input.
    Re-layout the differencial wire with large gap.
    Enlarge the length of PCB with 1.5mm.
    Modify the package of AT45DB321E.
    Modify some register values.
    ....

  SCB isUpdated to V1.3.
parent a7d2c9b0
CPU_SSC=RF1,RK1,RD1,TD1,TK1,TF1
SPI1=SPI1_NPCS0,SPI1_SPCK,SPI1_MOSI,SPI1_MISO
CPU_JTAG=JNRST,JTDO,JRTCK,JTCK,JTMS,JTDI,JNTRST
CPU_JTAG=JNTRST,JTDI,JTMS,JTCK,JRTCK,JTDO,JNRST
CPU_SSC=TF1,TK1,TD1,RD1,RK1,RF1
FPGA_JTAG=FPGA_TMS,FPGA_TCK,FPGA_TDO,FPGA_TDI
MGTRX112PN=MGTRX112_0_P,MGTRX112_0_N,MGTRX112_1_P,MGTRX112_1_N,MGTRX112_2_P,MGTRX112_2_N,MGTRX112_3_P,MGTRX112_3_N
MGTRX113PN=MGTRX113_0_P,MGTRX113_0_N,MGTRX113_1_P,MGTRX113_1_N,MGTRX113_2_P,MGTRX113_2_N,MGTRX113_3_P,MGTRX113_3_N
MGTRX114PN=MGTRX114_0_P,MGTRX114_0_N,MGTRX114_1_P,MGTRX114_1_N,MGTRX114_2_P,MGTRX114_2_N,MGTRX114_3_P,MGTRX114_3_N
MGTRX115PN=MGTRX115_0_P,MGTRX115_0_N,MGTRX115_1_P,MGTRX115_1_N,MGTRX115_2_P,MGTRX115_2_N,MGTRX115_3_P,MGTRX115_3_N
MGTRX116PN=MGTRX116_0_P,MGTRX116_0_N,MGTRX116_1_P,MGTRX116_1_N,MGTRX116_2_P,MGTRX116_2_N,MGTRX116_3_P,MGTRX116_3_N
MGTTX112PN=MGTTX112_0_N,MGTTX112_0_P,MGTTX112_1_P,MGTTX112_1_N,MGTTX112_2_P,MGTTX112_2_N,MGTTX112_3_P,MGTTX112_3_N
MGTTX113PN=MGTTX113_0_P,MGTTX113_0_N,MGTTX113_1_P,MGTTX113_1_N,MGTTX113_2_P,MGTTX113_2_N,MGTTX113_3_P,MGTTX113_3_N
MGTTX114PN=MGTTX114_0_P,MGTTX114_0_N,MGTTX114_1_P,MGTTX114_1_N,MGTTX114_2_P,MGTTX114_2_N,MGTTX114_3_P,MGTTX114_3_N
MGTTX115PN=MGTTX115_0_P,MGTTX115_0_N,MGTTX115_1_P,MGTTX115_1_N,MGTTX115_2_P,MGTTX115_2_N,MGTTX115_3_P,MGTTX115_3_N
MGTTX116PN=MGTTX116_0_P,MGTTX116_0_N,MGTTX116_1_P,MGTTX116_1_N,MGTTX116_2_P,MGTTX116_2_N,MGTTX116_3_P,MGTTX116_3_N
RS232_DBG=RS232_CPU_DBG_TXD,RS232_CPU_DBG_RXD,RS232_FPGA_DBG_TXD,RS232_FPGA_DBG_RXD
USB_DBG=USB_CPU_DBG_P,USB_CPU_DBG_N,USB_FPGA_DBG_P,USB_FPGA_DBG_N
uTCA_CLK=MINIBACKPLANE_CLK_P,MINIBACKPLANE_CLK_N
EXT_PLL_CTRL=EXT_PLL_SYNC,EXT_PLL_SDI,EXT_PLL_SDO,EXT_PLL_SCLK,EXT_PLL_REFSEL,EXT_PLL_RESET,EXT_PLL_LOCK,EXT_PLL_STAT,EXT_PLL_CS
FPGA_JTAG=FPGA_TMS,FPGA_TCK,FPGA_TDI,FPGA_TDO
FPGA_WD=FPGA_WD_SCL,FPGA_WD_SDA,FPGA_WD_INT,FPGA_WD_PROGRAM
PLL_CLKS=REF_CLK_P,REF_CLK_N,AUX_CLK_P,AUX_CLK_N
EXT_PLL_CTRL=EXT_PLL_SYNC,EXT_PLL_SDI,EXT_PLL_SDO,EXT_PLL_SCLK,EXT_PLL_REFSEL,EXT_PLL_RESET,EXT_PLL_LOCK,EXT_PLL_STAT,EXT_PLL_CS
MGTREFCLK=MGTREFCLK112_P,MGTREFCLK112_N,MGTREFCLK113_P,MGTREFCLK113_N,MGTREFCLK114_P,MGTREFCLK114_N,MGTREFCLK115_P,MGTREFCLK115_N,MGTREFCLK116_P,MGTREFCLK116_N
MGTRX112PN=MGTRX112_0_P,MGTRX112_0_N,MGTRX112_1_P,MGTRX112_1_N,MGTRX112_2_P,MGTRX112_2_N,MGTRX112_3_P,MGTRX112_3_N
MGTRX113PN=MGTRX113_0_P,MGTRX113_0_N,MGTRX113_1_P,MGTRX113_1_N,MGTRX113_2_P,MGTRX113_2_N,MGTRX113_3_P,MGTRX113_3_N
MGTRX114PN=MGTRX114_0_P,MGTRX114_0_N,MGTRX114_1_P,MGTRX114_1_N,MGTRX114_2_P,MGTRX114_2_N,MGTRX114_3_P,MGTRX114_3_N
MGTRX115PN=MGTRX115_0_P,MGTRX115_0_N,MGTRX115_1_P,MGTRX115_1_N,MGTRX115_2_P,MGTRX115_2_N,MGTRX115_3_P,MGTRX115_3_N
MGTRX116PN=MGTRX116_0_P,MGTRX116_0_N,MGTRX116_1_P,MGTRX116_1_N,MGTRX116_2_P,MGTRX116_2_N,MGTRX116_3_P,MGTRX116_3_N
MGTTX112PN=MGTTX112_0_P,MGTTX112_0_N,MGTTX112_1_P,MGTTX112_1_N,MGTTX112_2_P,MGTTX112_2_N,MGTTX112_3_P,MGTTX112_3_N
MGTTX113PN=MGTTX113_0_P,MGTTX113_0_N,MGTTX113_1_P,MGTTX113_1_N,MGTTX113_2_P,MGTTX113_2_N,MGTTX113_3_P,MGTTX113_3_N
MGTTX114PN=MGTTX114_0_P,MGTTX114_0_N,MGTTX114_1_P,MGTTX114_1_N,MGTTX114_2_P,MGTTX114_2_N,MGTTX114_3_P,MGTTX114_3_N
MGTTX115PN=MGTTX115_0_P,MGTTX115_0_N,MGTTX115_1_P,MGTTX115_1_N,MGTTX115_2_P,MGTTX115_2_N,MGTTX115_3_P,MGTTX115_3_N
MGTTX116PN=MGTTX116_0_P,MGTTX116_0_N,MGTTX116_1_P,MGTTX116_1_N,MGTTX116_2_P,MGTTX116_2_N,MGTTX116_3_P,MGTTX116_3_N
DAC_CONTROL=DAC_DIN,DAC_SYNC,DAC_SCLK
PLL_CONTROL=PLL_CS,PLL_STAT,PLL_LOCK,PLL_RESET,PLL_REFSEL,PLL_SCLK,PLL_SDO,PLL_SDI,PLL_SYNC
Power-Good=+1V0_GTX_PG,+3V3_PLL_PG,+2V5_PLL_PG,+1V2_GTX_PG,+3V3_PG
SPI1=SPI1_MISO,SPI1_MOSI,SPI1_SPCK,SPI1_NPCS0
SYST_MON=SYST_MON_P0,SYST_MON_P1,SYST_MON_P2,SYST_MON_P3,SYST_MON_P4,SYST_MON_P5,SYST_MON_P6,SYST_MON_P7,SYST_MON_P8,SYST_MON_P9,SYST_MON_N0,SYST_MON_N1,SYST_MON_N2,SYST_MON_N3,SYST_MON_N4,SYST_MON_N5,SYST_MON_N6,SYST_MON_N7,SYST_MON_N8,SYST_MON_N9
Power-Good=+1V0_GTX_PG,+3V3_PLL_PG,+2V5_PLL_PG,+1V2_GTX_PG,+3V3_PG
SYST_MON=SYST_MON_P0,SYST_MON_P1,SYST_MON_P2,SYST_MON_P3,SYST_MON_P4,SYST_MON_P5,SYST_MON_P6,SYST_MON_P7,SYST_MON_P8,SYST_MON_P9,SYST_MON_N0,SYST_MON_N1,SYST_MON_N2,SYST_MON_N3,SYST_MON_N4,SYST_MON_N5,SYST_MON_N6,SYST_MON_N7,SYST_MON_N8,SYST_MON_N9
MGTREFCLK=MGTREFCLK116_P,MGTREFCLK116_N,MGTREFCLK115_P,MGTREFCLK115_N,MGTREFCLK114_P,MGTREFCLK114_N,MGTREFCLK113_P,MGTREFCLK113_N,MGTREFCLK112_P,MGTREFCLK112_N
PLL_CLKS=REF_CLK_P,REF_CLK_N,AUX_CLK_P,AUX_CLK_N
PLL_CONTROL=PLL_SYNC,PLL_SDI,PLL_SDO,PLL_SCLK,PLL_REFSEL,PLL_RESET,PLL_LOCK,PLL_STAT,PLL_CS
uTCA_CLK=MINIBACKPLANE_CLK_P,MINIBACKPLANE_CLK_N
RS232_DBG=RS232_CPU_DBG_TXD,RS232_CPU_DBG_RXD,RS232_FPGA_DBG_TXD,RS232_FPGA_DBG_RXD
RS232_DBG=RS232_CPU_DBG_TXD,RS232_CPU_DBG_RXD,RS232_FPGA_DBG_TXD,RS232_FPGA_DBG_RXD
USB_DBG=USB_CPU_DBG_P,USB_CPU_DBG_N,USB_FPGA_DBG_P,USB_FPGA_DBG_N
FPGA_WD=FPGA_WD_SCL,FPGA_WD_SDA,FPGA_WD_INT,FPGA_WD_PROGRAM
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